展平式物理設計#
展平式物理設計：standard cell に基づいて下から上へ物理設計を行う、トランジスタの設計、シミュレーション、レイアウトの構築を含み、論理ゲートセルのシミュレーションモデリングを行います。
利点：#
- 情報を全面的に確認：展平式設計は設計者がチップ内のすべてのセルの情報を確認できるため、グローバルなタイミング分析と最適化に役立ちます。
- タイミング収束が容易：チップ全体のレイアウトを観察できるため、タイミング収束の処理が比較的容易で、発生するタイミング違反も比較的解決しやすいです。
- 直感的：小規模な設計において、展平式設計は計算量が少ないため、直感的に設計を処理し最適化できます。
欠点：#
- 計算量が大きい：大規模な設計において、展平式設計は大量の計算を処理する必要があり、計算リソースの大量消費を引き起こす可能性があります。
- 人員配置が困難：大規模プロジェクトでは、展平式設計は人員の効果的な配置とリソースの十分な利用が難しく、設計周期が延びる可能性があります。
- 設計周期が長い：計算量が多く人員配置の問題により、展平式設計はチップ全体の設計周期が長くなり、チップの市場投入時間に影響を与える可能性があります。
- リソースの利用が不十分：大規模な設計では、展平式設計はすべての利用可能なリソースを十分に活用することが難しく、効率が低下する可能性があります。
総じて、展平式物理設計は小規模またはタイミング要件が非常に高い設計において利点がありますが、大規模で複雑な集積回路設計に直面すると、その欠点が明らかになり、特に計算リソースの消費と設計周期において顕著です。
階層化物理設計#
階層化物理設計は、大規模な設計を物理設計時にいくつかの分割ブロックに分割し、各分割ブロックに対して独立したレイアウトと配線を行い、トップレベルで組み立て設計を完成させます。この方法はタイミングが複雑なモジュールを処理し、設計収束周期を短縮し、タイミング問題を局所化します。
シリコン仮想プロトタイプ設計#
この方法は、レイアウト段階で全体設計を分割し、配線時に迅速な近似試験配線法を使用します。RC 抽出を行う際には、集中容量モデルを使用して迅速な設計収束評価を行い、最終結果とのギャップは約 5%-10% です。
まとめ#
展平式物理設計：下から上へ、直感的で正確だが周期が長い。小規模設計に適しており、グローバル最適化を実現できるが、リソース要求が高い。
階層化物理設計：上から下へ、ブロック分割によりタイミング問題を局所化。大規模設計に適しており、モジュール化によって複雑さを低減するが、クロスモジュールの最適化が制限される。
シリコン仮想プロトタイプ設計：迅速で、配線時に試験配線法を使用。初期設計段階で、高効率なモデリングを通じて物理実現効果を評価し、複雑なチップの迅速な意思決定をサポートします。